华为的逻辑折叠技术与3D封装技术有何不同之处？

两者最核心的区别在于，逻辑折叠改变的是 “信号本身要走多远”，而 2.5D/3D封装改变的只是 “不同芯片之间靠多近”。

2026年5月底，华为发布的“韬定律”成为半导体乃至整个科技行业普遍关注的热点。这项以中文命名、以希腊字母τ为符号的全新半导体发展原则，用时间缩微替代几何缩微，把系统性降低时间常数τ作为贯穿器件、电路、芯片到系统四大层级的统一优化目标。而逻辑折叠，则是华为韬定律的核心技术。它将原本平铺在二维平面上的电路通过三维立体折叠和垂直互连堆叠，使关键路径走线长度缩短50%-80%，大幅降低信号传播的RC负载。

那么，与目前半导体行业非常成熟的2.5D/3D封装技术，华为的逻辑折叠技术有何匿区别？又有什么独创之处？

逻辑折叠 vs. 3D封装：两者的根本技术差别

要理解逻辑折叠的颠覆意义，先要回到一个最朴素的问题：芯片为什么会有性能瓶颈？

在传统二维平面芯片中，晶体管密密麻麻地平铺在一个有源层上，信号要在这些元件之间往来穿梭，就必须通过漫长的金属导线来完成。从物理学维度来看，一个电路的时间常数τ = R × C（电阻乘以电容）。导线越长，电阻就越大，信号在这座微观城市里跑得就越慢、延迟就越高。

传统芯片的3D封装技术，正是为解决这一问题而生——它通过硅通孔（TSV）或混合键合技术，将已经制造完成的多颗独立芯片（die）垂直堆叠到一起，缩短芯片与芯片之间的信号传输距离。这就像把几栋独立的小平房用电梯串联起来，盖成一幢高楼。

而逻辑折叠做的则是另一件完全不一样的事情——它在设计阶段就直接放弃了平房的假设。它把原本平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使单颗芯片内部的关键路径走线长度缩短50%至80%，大幅降低了信号传播的RC负载。

更准确地说，3D封装技术是将已经盖好的小平房叠在一起，用电梯串联想来。而逻辑折叠则是把原本一字排开的几十级逻辑门，在三维空间中进行拓扑重组。它将同一模块内部的逻辑细化到标准单元级，分布到垂直堆叠的多层晶圆上，通过间距仅1.5微米的face-to-face混合键合，在垂直方向直接打通关键路径。

因此，从根本定义上看，逻辑折叠与3D封装解决的是不同维度的问题。

3D封装（如英特尔的Foveros技术）的核心，是制造工艺层面的多芯片互联技术。它通过硅通孔技术，将已经流片制造完成的多颗独立裸芯（die）垂直堆叠在一起。封装完成后，每颗die仍然是一个物理上完整的芯片模块，只是它们之间的连接更紧密了。

而逻辑折叠的核心，是芯片设计层面的电路拓扑重构。它的作用对象始终是单颗die的内部——在芯片设计阶段，就把原本平铺在一个有源层上的所有逻辑门电路，按照关键信号的传输路径，重新分配到两个甚至多个垂直堆叠的有源层中。这是一项设计工具层面的创新，而非制造工艺层面的突破。

因此，两者最核心的区别在于，逻辑折叠改变的是 “信号本身要走多远”，而 2.5D/3D封装改变的只是 “不同芯片之间靠多近”。

不难发现，华为逻辑折叠的核心突破恰恰在于，在完全不改变现有制程节点的前提下，仅通过设计层面的创新，就实现了单代55%的晶体管密度提升。

总结来看，两者并不是替代关系，而是从不同维度协同解决芯片性能瓶颈的互补技术。

据悉，2026年秋季发布的新一代麒麟2026芯片，将全球首发商用逻辑折叠技术。官方实测显示，其相比麒麟9030 pro晶体管密度提升53.5%，达到238MTr/平方毫米，理论上与Intel 18A工艺持平，接近初代台积电3nm。

不止于折叠：韬定律的全栈突破

逻辑折叠之所以意义非凡，不仅在于其本身的创新性，更在于它是华为韬定律四层协同优化体系中最具代表性的核心技术。

整个韬定律体系以单一特征时间常数τ作为贯穿从晶体管开关到数据中心工作负载约十二个量级的统一优化目标。它从四个层级逐层发力，每一层都指向同一个核心诉求——用更短的时间，跑完更远的距离。

在器件层，韬定律优化晶体管和互连的电阻及寄生电容，从物理底层最大限度缩微型器件级时间常数τ。在电路层，逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径走线长度并降低信号传播的电阻和电容负载。在芯片层，通过“软件、架构、芯片”的全栈软硬芯协同设计，实现指令流和数据流的细粒度控制。在系统层，通过灵衢总线重构计算系统互联协议，大幅降低系统通信时延。

可以说，这一全栈优化思路，在今天看来尤其具有前瞻性。当物理尺寸逼近原子量级的极限，产业竞争的主战场正从单个工艺节点转向系统级协同优化。逻辑折叠等技术，恰恰是从全局视角重新定义了芯片性能的衡量标尺。

写在最后

过去的近六十年时间里，全球半导体产业始终围绕一个关键词展开竞争：空间。从微米到纳米，从平面晶体管到FinFET，所有人都在做同一件事——把器件塞得更密，把线宽画得更细。这就是摩尔定律的底层逻辑。

然而，这条已经持续了半个多世纪的主轴，如今正同时遭遇物理极限与经济成本的双重夹击。进入7nm节点以后，单纯依靠尺寸缩小所带来的性能回报变得愈发平缓。与此同时，先进制程芯片的设计预算早已突破单颗十亿美元的大关，最先进节点上的每晶体管成本也不再继续下降。更致命的是，信号延迟取代晶体管性能，成为了限制芯片性能提升的核心瓶颈。

逻辑折叠是一项设计层面的革命，它以“截断信号距离”的单一切口，重构了芯片性能增长的底层逻辑。而韬定律更是一套系统级思维——它把研发的方向从单纯的器件缩微，转向了器件、电路、芯片到系统的协同时间微缩。这既是无路可走的绝境突围，也是在对芯片物理本质深度理解后的一次主动升维。

2026年秋天，全球第一款完整采用逻辑折叠技术打造的商用麒麟芯片即将正式发布。按照华为当前的技术演进路线，到2031年，基于韬定律研发的高端芯片，等效晶体管密度将达到1.4纳米传统制程的同等水平。